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不同差分晶振信號模式LVDS/LVPECL/HCSL/CML的轉換

LVPECL到CML的轉換

如圖1所示,在LVPECL驅動器輸出端向GND處放置一個150Ω的電阻對于開路發射極提供直流偏置以及到GND的直流電流路徑至關重要。為了將800mV LVPECL擺幅衰減到400mV的CML擺幅,需在150Ω電阻之后放置一個50Ω的衰減電阻(RA),以衰減LVPECL擺幅電平的一半。另外,必須確認CML接收器輸入內部的自偏置。如果CML輸入端的自偏置不存在,則必須在PCB上放置50Ω的端接電阻到VCC,用于CML偏置和傳輸線端接。

SiTime的超低抖動晶體振蕩器和時鐘發生器可提供<0.3psRMS相位抖動和任何類型的輸出邏輯,CML邏輯除外。使用以下轉換電路,很容易實現從LVPECL邏輯到CML邏輯輸出。

 

 

圖1.LVPECL到CML的轉換


LVPECL到LVDS的轉換

在LVPECL驅動器輸出端向GND放置一個150Ω電阻,對于開路發射極提供直流偏置以及到GND的直流電流路徑至關重要(圖2)。為了將800mV LVPECL擺幅衰減到325 mV LVDS擺幅,必須在150Ω電阻器之后放置一個70Ω的衰減電阻。應在LVDS接收器前面放置一個10nF交流耦合電容,以阻止來自LVPECL驅動器的直流電平。LVDS輸入需要重新偏置,可以通過向GND放置8.7KΩ電阻連接到3.3V和5KΩ電阻到GND來實現LVDS接收器輸入共模的1.2V直流電平。如果LVDS接收器差分輸入引腳上已經存在有100Ω電阻,則不需要外部100Ω電阻。

當SiTime的LVPECL扇出緩沖器獲得用戶的認可和采用時,有些輸出需要LVDS邏輯作為后續接收器,這種LVPECL到LVDS轉換電路對實現目標非常有幫助。

 

 

圖2.LVPECL到LVDS的轉換

 

LVPECL到HCSL的轉換

如圖3所示,在LVPECL驅動器輸出端向GND放置一個150Ω電阻對于開路發射極提供直流偏置以及到GND的直流電流路徑至關重要。為了將800mV的LVPECL擺幅衰減到700mV的HCSL擺幅時,必須在150Ω電阻之后放置一個衰減電阻(RA =8Ω)。應在HCSL接收器前面放置一個10nF交流耦合電容,以阻止來自LVPECL驅動器的直流電平。放置交流耦合電容后,HCSL輸入需要重新偏置,可以通過將470Ω電阻連接3.3V和56Ω電阻到GND上來實現HCSL接收機輸入共模的350 mV直流電平。

當SiTime的LVPECL扇出緩沖器獲得用戶的認可和采用時,有些輸出需要HCSL邏輯作為后續接收器,這種LVPECL到HCSL轉換電路對實現目標非常有幫助。

 

圖3.LVPECL到HCSL的轉換

  

HCSL到LVDS的轉換

在圖4中,每個HCSL輸出引腳在0和14mA之間切換。當一個輸出引腳為低電平(0)時,另一個為高電平(驅動14mA)。HCSL驅動器的等效負載電阻為48Ω,與50Ω并聯,相當于23.11Ω。LVDS輸入的擺幅為14mAx23.11Ω= 323mV。應在LVDS接收器前放置一個10nF交流耦合電容,以阻止來自HCSL驅動器的直流電平。放置交流耦合電容后,LVDS輸入需要重新偏置,可以通過將一個8.7KΩ電阻連接到3.3V和5KΩ電阻連接到GND來實現LVDS接收器輸入共模的1.2V 直流電平。如果LVDS接收器差分輸入引腳上已經存在有100Ω電阻,則不需要外部100Ω電阻。

當SiTime的HCSL扇出緩沖器獲得用戶的認可和采用時,但其中一些輸出需要用于以下接收器的LVDS邏輯,該HCSL-LVDS轉換電路對實現該目標非常有幫助。

 

圖4.HCSL到LVDS的轉換

 

HCSL到CML的轉換

在圖5中,每個HCSL輸出引腳在0和14mA之間切換, 當一個輸出引腳為低電平(0)時,另一個為高電平(驅動14mA)。HCSL驅動器的等效負載電阻為68Ω,與50Ω電阻并聯,相當于28.81Ω。CML輸入的擺幅為14mAx28.81Ω= 403mV。 應在CML接收器前面放置一個10nF交流耦合電容,以阻止來自HCSL驅動器的直流電平。另外,必須確認CML接收器輸入內部的自偏置。如果沒有CML輸入端的自偏置,則必須在CML偏置和傳輸線端接的PCB上放置一個50Ω的端接電阻到VCC。

SiTime的超低抖動晶體振蕩器和時鐘發生器可以提供<0.3ps RMS相位抖動和任何類型的輸出邏輯,CML邏輯除外。具有以下轉換電路, 很容易從HCSL邏輯實現CML輸出。

 

圖5HCSL到CML的轉換

 

LVDS到CML的轉換

LVDS輸出通過100Ω電阻終端驅動±3.5mA電流,在CML接收器前面產生350mV擺幅電平(圖6)。因為CML的標準擺幅是400mV,所以CML接收器能夠接收350mV擺幅電平。此外,還必須確認CML接收器輸入內部的自偏置。如果CML輸入端的自偏置不存在,則必須在PCB上放置一個50Ω的電阻到VCC,用于CML偏置和傳輸線端接。

SiTime的超低抖動晶體振蕩器和時鐘發生器可提供<0.3ps RMS相位抖動以及任何類型的輸出邏輯,CML邏輯除外。具有以下轉換電路, 很容易從LVDS邏輯實現CML輸出。

 

圖6.LVDS到CML的轉換

 

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